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Radio Taiwan InternationalTSMC développe un nouveau procédé de gravure pour répondre à ses objectifs de gravure en 2nm

  • 05-08-2022
Décryptage
circuit intégré, puces électroniques (image Pixabay)

Lors de son dernier Symposium sur la technologie nord-américain, le géant taïwanais et leader mondial des semi-conducteurs TSMC a annoncé l’arrivée de la production de masse des puces gravées en 2 nanomètres d'ici 2025.

Les semi-conducteurs sont en effet entrés dans l'ère des 3 nm et 2 nm, et l'industrie poursuit de plus en plus l'intégration des options et fonctionnalités, s'efforçant de faire en sorte qu'un circuit intégré ait de plus en plus de fonctions, et la concurrence y est bien évidemment acharnée. Ainsi, en réponse à la tendance, les principaux fabricants de semi-conducteurs tels que Samsung, Intel et TSMC ont annoncé qu'à partir de 2022 ou 2023, l'architecture principale passera progressivement des transistors à effet de champ fin (FinFET) à l'architecture nanosheets.

Le processus 2 nm annoncé par TSMC en production de masse à l’horizon 2025 utilisera une architecture de transistor à nanopuce pour améliorer de manière globale les performances des produits et en même temps l'efficacité énergétique. Selon TSMC, le procédé de gravure 2 nm sera 10% à 15% plus rapide à même puissance que le processus 3 nm et économisera 25-30% d'énergie à même vitesse de gravure.

TSMC affirme que cette innovation améliorera les performances et l'efficacité énergétique pour en faire un procédé de gravure de nouvelle génération et contribuera grandement à renouveler et élargir la gamme de produits innovants de nouvelle génération. En plus de la version de base de l'informatique mobile, la plate-forme technologique 2 nm couvrira également des versions hautes performances et des solutions complètes d'intégration de petites puces.

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